워치독 타이머: Difference between revisions

Latest revision as of 00:48, 28 December 2019

시그널	내용
Clear	HW 디바이스가 정상 동작함을 알려주는 주기적 Alive 신호
Reset	HW 디바이스를 초기화 할 수 있는 입력 시그널
Clock	HW 디바이스를 동작시키는 외부 Clock Source
Timeout	타이머가 종료되었음을 알려주는 Output 신호

유형	개념도	설명
내부 워치독 타이머		MCU 내부에 WDT 위치 비용 낮음 신뢰도 낮음
외부 워치독 타이머		외부에 별도 WDT 비용 높음 신뢰도 높음

구분	하드웨어 설계방법	특징
단단계 워치독		마이크로컨트롤러 통합된 옵칩 형태 CPU에 인접한 부분에 추가 HW 단일칩 구성
다단계 워치독		둘 이상의 타이머가 단계식으로 구성 차례로 시정조치 작동, 마지막 단계에서 리셋
시정조치 로직		다단계 워치독 설계시 1단계 시정조치로 NMI 통한 시스템 재설정 실패 시 Hard-reset

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-[[분류:시스템 구조]]
+[[분류:컴퓨터 구조]]
 ;Watchdog Timer; WDT
 ;비정상, 무한루프 등에 빠진 경우 시스템 통제가 불가능한 상황에서 자동으로 시스템을 리셋하는 하드웨어 기능
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 | 단단계
 워치독
-|| 예시
+|| [[파일:단단계 워치독.png|300px]]
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 * 마이크로컨트롤러 통합된 옵칩 형태
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 | 다단계
 워치독
-|| 예시
+|| [[파일:다단계 워치독.png|300px]]
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 * 둘 이상의 타이머가 단계식으로 구성
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 | 시정조치
 로직
-|| 예시
+|| [[파일:시정조치 로직.png|300px]]
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 * 다단계 워치독 설계시 1단계 시정조치로 NMI 통한 시스템 재설정
 * 실패 시 Hard-reset
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